Struktur dan
mekanisme untuk menghubungkan antar komponen dalam sistem komputer yang disebut
bus. Bus merupakan lintasan komunikasi yang menghubungkan dua atau lebih
perangkat komputer.
Karakteristik penting sebuah bus adalah bahwa bus merupakan media transmisi
yang dapat digunakan bersama. Sejumlah perangkat yang terhubung ke bus dan
suatu sinyal yang ditransmisikan oleh salah satu perangkat ini dapat ditermia
oleh salah satu perangkat yang terhubung ke bus. Bila dua buah perangkat
melakukan transmisi dalam waktu yang bersamaan, maka sinyal-sinyalnya akan
bertumpang tindih dan menjadi rusak. Dengan demikain, hanya sebuah perangkat
saja yang akan berhasil melakukan transimi pada suatu saat tertentu.
Fungsi utama Bus adalah membawa data antar bagian utama komputer , data
dapat berupa data atau intruksi.
Ada beberapa Komponen utama komputer
Ada beberapa Komponen utama komputer
- MAR : Tempat untuk menampung alamat memori berikutnya yang akan dibaca/ditulis
- MBR : Tempat untuk menampung data yang akan ditulis ke memori atau data yang akan dibaca dari memori
- I/O AR : Tempat untuk menampung alamat device yang akan dikontrol
- I/O BR : Digunakan untuk menampung data yang dipertukarkan antara device dengan CPU
- IR : Menyimpan Intruksi yang baru saja di ambil
- PC : Menyimpan alamat intruksi berikutnya
Bus terdiri
dari tiga macam, yaitu :
Bus alamat (address bus) : Berisi 16, 20, 24 jalur sinyal paralel atau lebih.
CPU mengirim alamat lokasi memori atau port yang ingin ditulis atau dibaca di
bus ini. Jumlah lokasi memori yang dapat dialamati ditentukan jumlah jalur
alamat. Jika CPU mempunyai N jalur alamat maka dapat mengalamati 2 pangkat N (2N)
lokasi memori dan/atau port secara langsung.
Bus data (data bus): Berisi 8, 16, 32 jalur sinyal paralel atau lebih.
Jalur-jalur data adalah dua arah (bidirectional).
CPU dapat membaca dan mengirim data dari/ke memori atau port. Banyak perangkat
pada sistem yang dihubungkan ke bus data tetapi hanya satu perangkat pada satu
saat yang dapat memakainya.
Bus kendali (control
bus) : Berisi 4-10 jalur sinyal paralel.
CPU mengirim sinyal-sinyal pada bus kendali untuk memerintahkan memori atau
port. Sinyal bus kendali antara lain :
- Memory read ; Untuk memerintahkan melakukan pembacaan dari memori.
- Memory write ; Untuk memerintahkan melakukan penulisan ke memori.
- I/O read ; Untuk memerintahkan melakukan pembacaan dari port I/O.
- I/O write ; Untuk memerintahkan melakukan penulisan ke port I/O.
METODE ARBITRASI
Di dalam
semua sistem keculai sistem yang paling sederhana, lebih dari satu modul
diperlukan untuk mengontrol bus. Misalnya, sebuah modul I/O mungkin diperlukan
untuk membaca atau menulis secara langsung ke memori, dengan tanpa mengirimkan
data ke CPU. Karena pada satu saat hanya sebuah unit yang akan berhasil
mentransmisikan data melalui bus, maka diperlukan beberapa metodi arbitrasi.
Bermacam-macam metode secara garis besarnya dapat digolongkan sebagi metode
tersentraslisasi dan metode terdistribusi. Pada metode tersentralisasi, sebuah
perangkat hardware, yang dikenal sebagai pengontrol bus atau arbitrer,
bertanggung jawab atas alokasi waktu pada bus. Mungkin perangkat berbentuk
modul atau bagian CPU yang terpisah. Pada metode terdistribusi, tidak terdapat
pengontrol sentral. Melainkan, setiap modul terdiri dari access control logic dan modul-modul bekerja sama untuk memakai bus bersama-sama. Pada kedua metode
arbitrasi, tujuannya adalah untuk menugaskan sebuah perangkat, baik CPU
atau modul I/O, bertindak sebagai master. Kemudian master dapat memulai
transfer data (misalnya, membaca atau menulis) dengan menggunakan
perangkat-perangkat lainnya, yang bekerja sebagai slave bagi pertukaran data
yang khusus ini.
TIMING
TIMING
Timing
berkaitan dengan bagaimana terjadinya event yang dikoordinasikan pada bus.
Dengan timing yang synchronous, terjadinya event pada bus ditentukan oleh
sebuah pewaktu (clock). Bus meliputi sebuah saluran, waktu tempat pewaktu
mentrasmisikan rangkaian bilangan 1 dan 0 dalam durasi yang sama. Sebuah
transmisi 1-0 dikenal sebagai siklus waktu atau siklus bus dan menentukan
bersarnya slot waktu. Semua perangkat lainnya pada bus dapat membaca saluran
waktu dan semua event dimulai pada awal siklus waktu. Gambar di samping
menujukkan diagram penentuan bagi operasi pembacaan sinkron. Sinyal-sinyal bus
lainnya dapat berubah pada ujung muka sinyal waktu dengan diikuti sedikit
reaksi delay. Sebagian besar event mengisi suatu siklus waktu. Di dalam contoh
sederhanya ini, CPU mengeluarkan sinyal baca dan menempatkan alamat memori pada
bus alamat. CPU juga mengeluarkan sinyal awal untuk menandai keberadaan alamat
dan informasi kontrol pada bus. Modul memori mengetahui alamat itu, dan setelah
delay 1 siklus menempatkan data dan sinyal balasan pada bus.
Sedangkan
pada timing asinkron, terjadinya sebuah event pada bus mengikuti dan tergantung
pada event sebelumnya. Dalam contoh gambar di atas, CPU menempatkan alamat dan
membaca sinyal pada bus. Setelah berhenti untuk memberi kesempatan sinyal ini
menjadi stabil, CPU mengeluarkan sinyal MSYN (master syn) yang menandakan
keberadaan alamat yang valid dan sinyal kontrol. Modul memori memberikan
respons dengan data dan sinyal SSYN (slave syn) yang menunjukkan respon.
Timing
sinkron lebih mudah untuk diimplementasikan dan diuji. Namun timing ini kurang
fleskibel dibandingkan dengan timing asinkron. Karena semua perangkat pada bus
sinkron terkait dengan kelajuan pewaktu yang tetap, maka sistem tidak dapat
memanfaatkan peningkata kinerja. Dengan menggunakan timing asinkron, campuran
antara perangkat yang lamban dan cepat, baik dengan menggunakan teknologi lama
maupun baru, dapat menggunakan bus secara bersama-sama.
LEBAR BUS
Lebar bus
dinyatakan dengan satuan bit dan kecepatan bus dinyatakan dalam satuan
MHz Lebar bus data dapat mempengaruhi kinerja sistem. Semakin lebar bus
data, semakin besar bit yang dapat ditransferkan pada suatu saat. Lebar bus
alamat mempunyai pengaruh pada kapasistas sitem. Semakin lebar bus alamat,
semakin besar pula range lokasi yang dapat direferensi.
JENIS TRANSFER DATA
Suatu bus
mendukung bermacam-macam transfer data. Semua bus mendukung transfer baca
(master ke slave) dan transfer tulis (slave ke master). Pada semua multiplexed
address/data bus, pertama-tama bus digunakan untuk menspesifikasikan alamat dan
kemudian untuk melakukan transfer data. Untuk operasi baca, biasanya terdapat
waktu tunggu pada saat data sedang diambil dari slave untuk ditaruh pasda bus.
Baik bagi operasi baca maupun tulis, mungkin juga terdapt delay bila hal itu
diperlukan untuk melalui arbitrasi agar mendapatkan kontrol bus
untuk sisa operasi (yaitu, mengambil alih bus untuk melakukan request baca atau
tulis, kemudian mengambil alih lagi bus untuk membentuk operasi vaca atau
tulis.
Pada alamat
dedicated dan bus-bus data, alamat ditaruh ada bus alamat dan tetap berada di
sana selama data tersimpan pada bus data. Bagi operasi tulis, master menaruh
data pada bus data begitu alamat telah staabil dan slave telah mempunyai
kesempatan untuk mengetahui alamatnya. Bagi operasi baca, slave menaruh data
pada bus dan begitu slave mengetahui alamtnya dan telah mengambil data.
Terdapt pula
beberapa kombinasi operasi yang diizinkan oleh sebagian bus. Suatu operasi
baca-modifikasi-tulis merupakan sebuah oerasi baca yang diikuti oleh operasi
tulis ke alamat yang sama. Alamat hanya di-broadcast satu kali saja pada awal
operasi. Baiasanya urutan operasi secara keseluruhan tidak dapat dibagi-bagi
untuk menjaga setiap akses ke element data oleh master-master bus lainnya.
Tujuan utama dari kemampuan ini adalah untuk melindungi sumber daya memori yang
dapat dipakai bersama di dalam sistem multiprogramming.
Operasi
read-after-write merupakan operasi yang tidak dapat dibagi-bagi yang berisi
operasi tulis yang diikuti oleh operasi baca dari alamat yang sama. Operasi
baca dibentuk untuk tujuan pemeriksaan.
sebagian
sistem bus juga mendukung trasnfer data blok. Dalam hal ini, sebuah siklus
alamat diikuti oleh n siklus data. Butir data pertama ditransfer ke almat
tertentu atau ditransfer dari alamat tertentu. Butir-butir data lainnya
ditransfer ke alamat berikutnya atau ditransfer dari alamat sebelumnya
Sumber ::
0 komentar:
Posting Komentar